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    公开号:WO1992007362A1
    申请号:PCT/JP1991/001406
    申请日:1991-10-16
    公开日:1992-04-30
    发明作者:Yoshihiro Takemae
    申请人:Fujitsu Limited；
    IPC主号:G11C29-00
    专利说明:
    [0001] 明細書
    [0002] 冗長構成を有する半導体メモリ装置 技術分野
    [0003] 本発明は、 一般に半導体メモリ装置に関し、 特に冗長構成を備えた半 導体メモリ装置に関する。
    [0004] 冗長構成を有する半導体メモリ装置は、 例えば冗長ワード線の形で冗 長メモリを有し、 欠陥を有するメモリセルがァドレスされた場合に冗長 ヮ一ド線中の冗長メモリセルをァドレスするようにして、 メモリ装置全 体の正常な動作を保証している。 このような冗長構成は、 大容量の半導 体メモリ装置では不可欠である。 典型的な例では、 2〜3ワード線分の 冗長メモリセルがメモリセルアレイに隣接して形成され、 指定された ヮード線が欠陥を有するメモリセルを含んでいる場合に、 代替ヮード線 が指定される。 同様に、 メモリセルアレイに隣接して、 2〜 3ビッ ト線 分の冗長メモリセルが形成されることもある。
    [0005] ところで、 一般に 4〜 1 6 Mビッ トを超えるような大容量半導体メモ リ装置は、 アクセス時の駆動電力を減少させ、 また迅速なワード線、 ビッ ト線の選択を行うため、 チップ上に、 例えば 1 Mビッ ト程度の容量 の複数のプロックに分割された形で形成されることが多い。 こうするこ とで、 単一のヮード線あるいはビッ ト線上に多数のメモリセルが接続さ れることに伴って生じる寄生容量を減少させることができ、 その結果駆 動電力の減少やアクセスの迅速化がもたらされる。 背景技術
    [0006] 第 1図は従来使用されている、 冗長構成を有する半導体メモリ装置を 示す図である。 第 1図を参照するに、 半導体メモリ装置は、 メモリセルを縦横にマト リクス配列されてなるメモリセルアレイ 1 0 と、 夫々各行のメモリセル に共通に接続された複数のヮ一ド線 W Lと、 夫々各列のメモリセルに共 通に接続された複数のビッ ト線 B Lと、 ァドレスデータを供給されて一 のヮ一ド線を選択するヮ一ドデコーダ 1 3と、 ァドレスデータを供給さ れて一のビッ ト線を選択するセンスアンプ コラムデコーダュニッ トと よりなり、 更にメモリセルアレイ 1 0に隣接して、 ヮード線方向に延在 する第 1の冗長セルアレイ 1 1及び同じく メモリセルアレイ 1 0に隣接 して形成され、 ビッ ト線方向に延在する第 2の冗長セルアレイ 1 2とを 有する。
    [0007] 通常の如く、 一のヮ一ド線 WL及び一のビッ ト線 B Lをワードデコ一 ダ 1 3及びコラムデコーダ 1 4を介して選択することにより、 選択され たヮ一ド線 W L及び選択されたビッ ト線の交点に対応するメモリセルが 選択され、 センスアンプ Zコラムデコーダ 1 4を介したデータの書込み、 読出しが行われる。
    [0008] 冗長アレイ 1 1は、 行方向に整列した 2〜 3ヮード線分のメモリセル 列を含み、 ヮードデコーダ 1 3は選択したヮード線に欠陷を有するメモ リセルが含まれる場合に冗長セルアレイ 1 1中のメモリセル列を選択す る。 同様に、 冗長アレイ 1 2は、 列方向に整列した 2〜 3 ビッ ト線分の メモリセル列を含み、 センスアンプ コラムデコーダ 1 4は、 選択した ビッ ト線に欠陥を有するメモリセルが含まれる場合に、 冗長セルアレイ 1 2中のメモリセル列を選択する。 更に、 冗長セルアレイ 1 1 , 1 2の 選択を制御するために、 メモリチップ上には冗長制御回路 1 5が形成さ れる。
    [0009] 従来、 1 Mビッ ト程度の半導体メモリ装置は第 1図の構成を単独で使 用することで実現されていた。 これに対し、 4 Mビッ ト、 1 6 ビッ トあ るいは 6 4 Mビッ ト、 さらには 2 5 6 Mビッ ト等の大容量半導体メモリ 装置では、 第 1図の構成のみで構成した場合、 ワード線 W L、 ビッ ト線 B Lが長くなりすぎて、 寄生容量が大きくなり、 必要な驥動電力が大き くなつたりアクセスの速度が低下する等の問題点が生じる。 この問題点 を解決するため、 従来より、 大容量半導体のメモリ装置を、 夫々 1 M ビッ ト程度の大きさのメモリプロックに分割して形成することが行われ ている。
    [0010] 第 2図は、 このような、 ブロック構成を有する半導体メモリ装置を示 す。
    [0011] 第 2図を参照するに、 半導体メモリ装置は単一のチップ 1 0 0上に形 成された複数のブロック 1〜8より構成され、 各ブロック、 例えばブ ロック 1は第 1図に示す構成を有する。 各プロックを選択するために、 図示しないがブロック選択回路が設けられ、 アクセス時には、 ア ドレス データに応じて一のプロック、 例えばプロック 1を選択する。 選択され たブロック 1内では、 更に、 アドレスデータに応じてメモリセルが、 先 に説明したように、 選択される。
    [0012] ところで、 このように、 第 1図， 第 2図に示す従来の半導体メモリ装 置では、 いずれのブロックにおいても、 冗長メモリセルアレイ 1 1 , 1 2中のヮード線本数あるいはビッ ト線本数に対応した数の欠陥しか対処 できない。 特に、 ヮード線あるいはビッ ト線 2〜 3本分以上に相当する 大きさの塵埃粒子がメモリセルアレイ 1 0上に付着した場合には、 各ブ 口ヅクで冗長構成が設けられていても欠陥の救済ができなくなる。 勿論、 冗長メモリセルアレイ中のメモリセル列の本数を増やせば、 大きな塵埃 粒子にも対処できるが、 各ブロックに多数の冗長メモリセルを形成した 場合、 第 2図のような大規模なメモリ装置では通常のメモリセルの数が 減少してしまい、 メモリセルの使用効率が低下する。
    [0013] 第 3図は塵埃粒子の寸法 Dと、 半導体素子上での分布密度 Nの関係を をあらわす。 塵埃粒子の存在確立は寸法 Dの増大と共に接続関数的に減 少するが、 数 1 0 i m程度より大きな粒子が一つでも存在するとそのメ モリ装置は不良となる。 粒子径が数 1 0；/ mよりもはるかに大きくなる と、 塵埃粒子の確率は無視しうる程度になるが、 このような、 冗長セル アレイ中のメモリセルアレイ数列分に相当するような寸法の塵埃粒子は 無視できず、 何らかの対処が必要になる。 先にも述べたように、 ブロッ ク内に形成した冗長メモリセルアレイ 1 1 , 1 2による冗長構成は、 上 記のような寸法を有する塵埃粒子に対しては効果を生じない。
    [0014] また、 第 1図に示すような冗長構成を有する半導体メモリ装置では、 ワードデコーダ、 センスアンプ/コラムデコーダ 1 4、 及び制御回路 1 5は冗長構成を有しておらず、 従って、 この部分に塵埃粒子が付着する とそのブロックは必然的に不良となる。 これらの回路要素は、 ブロック 上において、 メモリセルアレイ 1 0に比べれば小さいが、 実質的な面積 を有しており、 特に、 複数のブロックを含む、 第 2図に示すような大規 摸なメモリ装置では、 塵埃による不良は実質的な問題となる。 この、 冗 長構成を有さない回路部分に不良を生じる塵埃は粒径が 1 0 z mのもの に限られず、 サブミ クロン程度のものも含んでおり、 従って、 その確率 は非常に大きくなる。 第 3図を参照。
    [0015] 第 4図は半導体素子の歩留り Yと欠陥密度 Nとの関係を示す。
    [0016] 第 4図を参照するに、 第 1図に示したメモリ装置で冗長構成が可能な 部分、 例えばメモリセルアレイ 1 0の歩留りを Y C E Lい また冗長構成を とらない部分、 例えばワードデコーダ 1 3の歩留りを Y P E R とすると、 メモリ装置の歩留り YMEM は
    [0017] /MEM - Y CELLズ "^ RER
    [0018] と与えられる。
    [0019] YCEt ^は、 nビッ トまでの欠陥救済を行う冗長構成の場合、 一股に
    [0020] N5
    [0021] 1 C E L L = 2 · 6
    [0022] i -o 1 ！
    [0023] で与えられる。 ここで、 Nは欠陥メモリセルの確率をあらわす。
    [0024] これに対し、 歩留り YPER は一般的に、 1 PER = e
    [0025] で与えられる。 ここで N1 は欠陥メモリセルの確率をあらわすが、 素子 面積がメモリアレイ 1 0と周辺回路部とで異なることから、 Nと N1 は 必ずしも同一ではない。
    [0026] 第 4図はメモリセルアレイ 1 0において冗長構成がもたらす歩留り向 上の効果を明確に示しているが、 同時に、 メモリ装置全体の歩留りは、 冗長構成を有さないワードデコーダ 1 3等の周辺回路 1 5の歩留りに よって大きく低下させられていることがわかる。 このような周辺回路は、 第 2図のような複数プロックを有するメモリ装置においては各プロック 毎に形成されるため、 メモリ装置全体の歩留りを低下させる要因となる c 事実、 第 2図の複数ブロック構成のメモリ装置においては、 周辺回路が 占める面積は相当なものになり、 従って、 このようなメモリ装置は塵埃 に付して脆弱にならざるを得ない。 発明の開示
    [0027] 従って、 本発明は、 上記の問題点を解決した、 新規で有用な半導体メ モリ装置を提供することを概括的目的とする。 本発明の他のより具体的な目的は、 夫々冗長構成を有する複数のメモ リプロックより構成される半導体メモリ装置において、 メモリプロック 内の冗長構成によっては救済できない欠陥をも救済可能な冗長構成を有 する半導体メモリ装置を提供することにある。
    [0028] 本発明の他の目的は、 夫々冗長構成を有する複数の主メモリブロック より構成される半導体メモリ装置において、 主メモリプロックと同等の 数のメモリセルアレイを含んだ冗長メモリプロックを備え、 選択された 主メモリブロックが、 主メモリプロック内の冗長構成によっては救済不 能である欠陥を有する場合に、 冗長メモリブ口ックを選択するように構 成した半導体メモリ装置を提供することにある。 本発明によれば、 主メ モリプロック内の数ヮード線分に相当するような欠陥がメモリセルァレ ィ中に生じた場合、 あるいは主メモリブ πック中の冗長構成を形成され ていない部分に欠陥が生じた場合に、 別の、 欠陥のない冗長ブロックを 選択することにより、 このような従来救済することのできなかった欠陥 をも救済することが可能になる。
    [0029] 図面の簡単な説明
    [0030] 第 1図は、 従来の冗長構成を有する半導体メモリ装置の構成を示すブ ロック図 ；
    [0031] 第 2図は、 夫々第 1図に示す構成を有する複数のプロックを配列して なる、 従来の大容量半導体装置の構成を示す図 ；
    [0032] 第 3図は、 塵埃粒子の粒子サイズと存在確率の関係を示す図； 第 4図は、 半導体メモリ装置の歩留りと粒子サイズの関係を示す図 ； 第 5図は、 本発明の第 1実施例による半導体メモリ装置におけるメモ リブロックの配置を示す図 ； 第 6図は、 第 5図の配置の変形例を示す図 ；
    [0033] 第 7図は、 本発明の第 1実施例の構成を示すプロック図 ；
    [0034] 第 8図は、 第 7図要部を示す回路図；
    [0035] 第 9図は、 本発明の第 2実施例による半導体メモリ装置を示すプロッ ク図である。 発明を実施するための最良の形態
    [0036] 第 5図は、 本発明部分の第 1実施例による半導体メモリ装置の概略的 構成を示す図である。
    [0037] 第 5図を参照するに、 本発明による半導体メモリ装置は基本的には第 2図に示したような複数のメモリブロック 1〜8を含む構成を有し、 各 メモリブロックには第 1図で説明した冗長メモリセルアレイ 1 1 , 1 2 が形成されている。 第 5図のメモリ装置では、 更に各メモリブロックと 同一構成を有する冗長プロック 9がチップ 1 0 0上に形成されており、 選択されたブロック、 例えばブロック 1中に、 ブロック中に形成した冗 長構成では救済できない欠陥が存在する場合に、 冗長プロック 9を選択 するように構成される。 このために、 チップ 1 0 0上には、 後で説明す る不良プロック記億回路及びァドレスデータにもとづいて、 選択された プロックが不良である場合に冗長プロックを選択するプロック駆動回路 が形成される。
    [0038] 第 6図は第 1実施例の変形例であり、 冗長ブロック 9を、 ブロック 1 〜 9が全体として正方形になるように形成してある。 ブロックをこのよ うに配列することにより、 チップ 1 0 0上に示すプロックの面積を最小 化できる。 図示の例では、 冗長ブロック 9は、 その 2辺が他のブロック と接するように配置されるが、 ブロック 9の配置は勿論以上の例に限定 されることなく、 例えばその 3辺が他のプロックに接するように配置し てもよい。 さらに、 冗長プロック 9が他のプロックにより 4辺を囲まれ るように配置することも可能である。
    [0039] 第 7図は、 第 5図の第 1実施例要部を示すブロック図である。
    [0040] 第 7図を参照するに、 本発明による本実施例メモリ装置は、 外部ア ド レスデータ A O— A l 1を供給されてこれに応じた相補コラムァドレス デコーダ CA O, /C A 0, -C A 1 1 , /C A 1 1を形成するコラム ァドレスバッファ 2 1 と、 同じく外部ァ ドレスデータ A 0— A 1 1を供 給されて相補ロウア ドレスデータ RA 0, ZRA O, —RA 1 1 , / A l lを形成するロウァドレスバッファ 2 2とを含む。 ここで、 コラム アドレスデータ CA O, ZCA O, -C A 1 1 , /C A 1 1は、 コラム ァドレスバッファ 2 1からバス 3 1を介して各ブロック 1一 9に送られ- 選択されたブロック中において、 ワー ド線を選択する。 一方、 ロウアド レスデータ R A 0 , /RA O, 〜R A 8 , ZR A 8は、 バス 3 2を介し て各プロック 1〜 9に送られて、 選択されたプロック中においてビッ 卜 線の選択を行う。
    [0041] 更に、 チップ 1 0 0上には、 例えば 4 ビッ トのデータバス 3 3と、 データバス 3 3に接続された I 0バッファ 2 3とが形成され、 I Z〇 ノくッファ 2 3は別のデータバス 3 4によって各メモリブロック 1〜 9に 接続され、 選択されたブロックにおいて通常の入出力動作を行う。
    [0042] 半導体メモリ装置が DRAMである場合は、 他に、 ロウア ドレスス ト 口一ブ信号 R A Sを供給されて、 相補ロウ選択イネ一ブル信号 R E , REを出力するロウ制御回路 2 4、 コラムア ドレスストロ一ブ信号/ CASを供給されて、 相補コラム選択イネ一ブル信号 C E， ZC Eを出 力するコラム制御回路 2 5、 及び書込制御信号/ WEを供給されて、 相 靳たな用紙 補書込信号 WE, ZWEを出力する書込制御回路 2 6が、 チップ 1 0 0 上に通常通り形成される。 また、 各プロック 1一 9は、 冗長ブ口ック 9 も含めて、 通常のメモリセルアレイ 1 0及び冗長セルアレイ 1 1 , 1 2, 更に冗長セルアレイ 1 1 , 1 2の制御のための冗長制御回路 1 5を形成 されてなる。 通常行われているように、 冗長制御回路 1 5はブロック内 の不良ァドレスを記憶する不良ァドレス記億回路 1 7及び不良ァドレス 記億回路に記憶された情報にもとづいて冗長セルアレイ 1 1 , 1 2を選 択する比較回路 1 6 とよりなる。
    [0043] 複数のメモリセルブロック 1〜8を選択するために、 図示の半導体メ モリ装置はチッブ 1 0 0上にブロック選択回路 2 7を有し、 ロウアドレ スバッファから出力されるアドレスデ一夕のうち R A 9, /R A 9 -R A 1 1 , ZRA 1 1が、 ブロック選択回路 2 7に、 所望のブロックを措 定するために供給される。 ブロック選択回路 2 7はデコーダを形成する プロック驟動回路 2 8を駆動し、 プロック駆動回路はデータ R A 9, / RA 9 -RA 1 1 , /RA 1 1 に応じて、 ライン L 1一 L 8の一を介し て選択されたブロックにブロック活性化信号を供給する。 例えば、 アド レスデータ RA 9, /R A 9 -RA 1 1， /RA 1 1の値がプロック 1 を指定する場合、 プロック駆動回路 2 8はライン L 1にプロック 1の活 性化信号を出力する。
    [0044] · 本発明においては、 ブロック選択時の冗長制御のため、 不良ブロック を記憶させる不良プロック記憶回路 2 9を R OMあるいは PR OMの形 で有し、 さらに、 ブロック選択デ一夕 RA 9, /RA 9— RA 1 1 , / RA 1 1にもとづいて不良プロック記憶回路 2 9を参照する比較回路 3 0を有する。 比較回路 3 0は、 プロック選択データが指定するプロック が不良である場合、 ライン 9を介して冗長ブロック 9に活性化信号を送 り、 ブロック 9を活性化させる。 同時に、 活性化信号はライン 9 ' を介 してブロック駆動回路 2 8に送られ、 これを不活性化する。 その結果、 冗長ブロック 9が選択されて活性化されると同時に、 通常のメモリセル ブロック 1一 8は全て不活性化される。 さらに、 冗長プロック 9内にて、 ロウアドレスデータ RA 0, /RA 0 -RA 8, ZRA 8及びコラムァ ドレスデータ CA O, /CA0— CA 8, ZC A 8にもとづく メモリセ ルの選択及び書込み、 読出し動作が行われる。
    [0045] 次に、 不良ブロック記憶回路及び比較回路 3 0の詳細な構成を第 8図 の回路図を参照しながら説明する。
    [0046] 第 8図を参照するに、 F 1のヒューズは、 冗長を行う場合、 これを切 断する事により、 この回路が活性化される。 欠陥が存在しなく、 冗長が 不要の場合は、 F 1のヒューズの切断は無い。 ZRASが " L" となる と、 尺£は "11" となり、 Q 1は OFF, Q 2は ONとなる。 F 1が切 断されていない場合は、 N 1は、 "L" となり、 Q 1〜Q 8は OFF状 態となり、 この回路は非活性の状態となる。
    [0047] F 1が切断されると N 1は " H" となり、 Q 3〜Q 8が ONとなり、 回路と活性化状態となる。 F 2, F 3で 1 ビッ トの情報を記億する。 " 1 " を記憶する場合は、 F 3を切断する。 この場合は、 RA 9が " H" の場合 （ZRA 9が "L" ) に N4 = "H" となる。 一方、 RA 9 が "L" の場合 （ZRA 9が "H" ) に N 4 = "L" となる。 即ち、 R A 9 , ZR A 9が " 1 " の場合のみ、 N 4 = "L" となる。 また、 "0" を記憶する場合は、 F 2を切断する。 この場合は、 RA 9, /R A 9が " 0 " の場合のみ、 N4 = "L" となる。 このように、 アドレス 情報が一致した場合のみ、 N4が "H" となる。 以下、 N7, N 1 0も 同様である。 N 4 , N 7, N 1 0は、 直列に接続された Q 1 0〜Q 1 2のゲー トに 入力される。 N 4， N 7, N 1 0が全て "H" の場合、 即ち、 3つのァ ドレスが全て一致した時に、 N 1 3が "L" となり、 その反転信号であ る L 9 ' (第 7図） は "H" となる。
    [0048] ここで、 ヒューズ F 2— F 7は第 7図に示す不良ブロック記憶回路 2 9を構成する。 すなわち、 ヒューズ F 2— F 7を、 不良ブロックのアド レスに対応して溶断しておく ことにより、 不良プロックに対応するァ ド レスデータ RA 9— ZRA 1 1が選択された場合にのみ冗長プロック活 性化信号がライン L 9に出力されるように構成できる。 例えば不良ブ 口ックに対応するァドレスの値 （RA 9, /RA 9， RA 1 0， /R A
    [0049] 1 0, RA 1 1 , ZRA 1 1 ) 力 （H, L, L, H, L， H) である場 合、 ヒューズ F 2， F 5, F 7を残して残りのヒューズを溶断しておけ ば所望の冗長プロック活性化信号をライン L 9上に得ることができる。 図示の例では通常のメモリセルプロックが 8個あることから、 プロッ ク選択ァドレスとして、 RA 9, /RA 9, RA 1 0, /R A 1 0 , R A 1 1 , /R A 1 1の 3 ビッ トデータが使用されている。 またこれに 伴って、 冗長ブロック活性化信号を形成する トランジスタも Q 1 0 , Q
    [0050] 1 1 , Q 1 2の 3個のトランジス夕が使われている。 しかし、 本発明は この実施例に限定されるものではなく、 より多数のブロックを含み、 よ り多くのビッ ト数を有するプロック選択信号を使用する場合にも有効で ある。
    [0051] 次に、 本発明の第 2実施例を第 9図を参照して説明する。
    [0052] 本実施例では、 ア ドレスバッファ 2 1 , 2 2を簡略化して単一のブ ロックで示してある。 また、 これに伴い、 バス 3 1 , 3 2も単一のバス で示してあ孑 さらに、 アドレスバッファ 2 1， 2 2にはア ドレスデ一 新た な 用紙 夕 A。 〜A nのうちアドレスデータ A。 〜A 8 が供給され、 ブロック選 択回路 2 7にアドレスデータ A s 〜A Hが供給されるものとする。
    [0053] 本実施例では、 第 1実施例と同様な不良プロック記憶回路 2 9及び比 較回路 3 0により、 冗長メモリセルプロック 9の活性化を行うと同時に、 各メモリセルブロックに至るバス 3 1， 3 2 , 3 3にスィッチ回路 S W を形成し、 メモリセルブロック 1〜 9とア ドレスバッファ 2 1， 2 2あ るいは I 0バッファ 2 3との間の導通を遮断するようにしている。 か かるスィッチ回路 S Wはプロック憨動回路 2 8とメモリセルブロック 1 〜 8を結ぶライン L 1〜： L 8及び比較回路 3 0 と冗長メモリセルプロッ ク 9を結ぶライン L 9にも設けられる。 また、 各ブロック毎に電源電圧 を遮断するように設けてもよい。
    [0054] 各スィツチ回路 S Wは不良プロック記憶回路 2 9からの出力によって 選択的に駆動される。 不良ブロック記憶回路 2 9にはデコーダ 2 9 aが 付設され、 不良プロックと協働するスィツチ回路を選択的に駆動する。 その際、 不良ブロックは電源電圧 V c cの供給が停止されると同時にァ ドレスバッファ 2 1 , 2 2あるいは I 0バッファから切り離され、 不 良メモリ内で短絡等が生じて、 ァドレスバッファゃ I Z Oバッファの動 作が不良となる危険を確実に回避できる。
    [0055] デコーダ 2 9 aは例えば第 8図のノード , N 7 , Ν 1 0に接続され, これらのノードに現れる出力電圧の組合せによっていずれかのプロック のスィッチ回路 S Wを駆動する。 例えば、 メモリセルブロック 1が不良 である場合、 ライン L 9上に冗長メモリセル活性化信号が出力されると 同時にメモリセルプロック 1 と協働するスィツチ回路 S Wが椠動されて, メモリセルプロック 1の電源の供給が停止され、 さらにブ口ック 1 とァ ドレスバッファ 2 1 , 2 2あるいは I / 0バッファ 2 3とが切離される < 本発明は、 以上の実施例に限定されるものではなく、 様々な変形や変 更が可能である。 産業上の利用可能性
    [0056] 本発明は、 半導体メモリ装置をチップ上で複数のメモリセルブロック に分割して形成し、 各メモリセルプロック内で冗長構成を形成すると共 に、 一プロック全体が不良になった場合に備えて冗長プロックを形成し、 不良が生じた場合に冗長プロックを選択するように構成したため、 従来 の冗長横では救済できなかった。 数ワード線分にわたるような大きな欠 陥が生じた場合、 あるいは冗長構成が設けられていない周辺回路部分に 欠陥が生じたような場合でも、 半導体メモリ装置自体が不良になるのを 回避することができる。
    权利要求:
    Claims請求の範囲
    1 . 主メモリセルアレイと、 第 1のアドレスを供給され主メモリセル アレイ中の—のメモリセルをァドレスする周辺回路手段と、 主メモリセ ルよりも少ない数のメモリセルを含む副メモリセルアレイと、 主メモリ セルアレイ中の欠陥メモリセルのァドレスを記億する第 1の欠陥記憶手 段と、 第 1のア ドレスを供給され、 前記第 1のアドレスが欠陥メモリセ ルを指定する場合に副メモリセルアレイ中の対応するメモリセルを、 前 記欠陥メモリセルのかわりにァドレスする第 1の冗長制御手段と、 メモ リセルにデータを書込み及び/又は読出すデータ入出力手段とを含む、 複数の主メモリブロックと ；
    第 2のア ドレスを供給されて、 前記複数の主メモリブロックの一を選 択的に活性化するプロック選択手段と ；
    前記複数の主メモリブロックのうち、 前記第 1の冗長制御手段による 副メモリセルアレイ中のメモリセルのァドレスでは救済できない欠陥を 有する主メモリブロックのァドレスを記憶する、 第 2の欠陥記憶手段 と ；
    前記チップ主面上に形成され、 主メモリブロックと実質的に同一構成 を有する副メモリブ口ックと ；
    前記第 2のァドレスを供給されて、 前記第 2のァドレスが欠陥を有す る主メモリブロックを指定するものである場合に、 該主メモリブロック のかわりに副メモリブロックを選択する第 2の冗長制御手段とを備えた、 半導体メモリ装置。
    2 . 前記複数の主メモリプロック及び副メモリブロックの各々は 4辺 によって画成されており、 前記副メモリブロックは少なく ともその 2辺 において主メモリブロックと接するように配置されてなる、 請求項 1記 載の半導体メモリ装置。
    3 . 該第 2の欠陥記憶回路は、 前記第 2のアドレスを転送するバス手 段と、 前記バス手段に設けられ前記第 2のアドレスのうち、 特定の値の 転送を抑止するヒューズ手段とよりなり、 前記第 2の冗長制御手段は前 記ヒューズ手段を介して供給された第 2のァドレスに応じて副メモリブ 口ックを活性化する制御信号を出力する論理回路よりなる、 請求項 1記 載の半導体メモリ装置。
    4 . 前記ブロック選択手段は、 前記論理回路が出力する該制御信号に 応じて不活性化される、 請求項 3記載の半導体メモリ装置。
    5 . 該第 2の欠陥記憶手段の該バス手段は、 前記第 2のア ドレスを転 送する複数の相補バス線対よりなり、 該複数の相補バス線対の各々には 前記ヒューズ手段を形成するヒューズが設けられ、 該相補線対の各々に おいてバス線は共通接続されて前記論理回路に接続される入力バス線を 形成する請求項 4記載の半導体メ乇リ装置。
    6 . 該第 2の冗長制御手段は、 電源と接地との間に直列接続された複 数のト ンジスタを含み、 前記入力バス線の各々は、 対応する トランジ ス夕のゲートに接続される請求項 5記載の半導体メモリ装置。
    7 . 更に、 第 2のア ドレスを供給され、 前記第 2の欠陥記億手段に記 憶された、 第 1の冗長制御手段では救済できない欠陥を有するメモリセ ルブロックのアドレスをもとに、 かかる欠陥メモリセルブロックを指定 する制御信号を出力するデコーダ手段と、 各メモリセルプロックとこれ と協働する周辺回路との間に形成されたスィツチ手段とを備え、 該ス ィツチ手段は該デコーダ手段からの出力制御信号により、 前記欠陥を有 するメモリセルプロックと周辺回路との電気接続を遮断する、 請求項 6 記載の半導体メモリ装置。
    8 . 該メモリセルはダイナミ ックランダムアクセスメモリである、 請 求項 1記載の半導体メモリ装置。
    9 . 該副メモリセルブロックは、 第 1 のアドレスデータ及び入出力 データを、 主メモリセルプロックと並列に供給される請求項 1記載の半 導体メモリ装置。
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-04-30| AK| Designated states|Kind code of ref document: A1 Designated state(s): KR US |
    1992-04-30| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB |
    1992-06-16| WWE| Wipo information: entry into national phase|Ref document number: 1991917832 Country of ref document: EP |
    1992-09-23| WWP| Wipo information: published in national office|Ref document number: 1991917832 Country of ref document: EP |
    1998-02-25| WWG| Wipo information: grant in national office|Ref document number: 1991917832 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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